Xilinx的7纳米Everest架构有什么不一样？

赛灵思(Xilinx)发表最新7纳米Everest系统架构图后，对于其中一个称为「HW/SW Programmable Engine」的区块，始终保持着神祕态度，吊足了外界胃口。近日赛灵思工程总监Juanjo Noguera透露了一些关于W/SW Programmable Engine区块的架构细节，也流露出赛灵思对Everest架构发展充满信心。

根据Electronic Engineering Journal报导，Everest架构设计中的HW/SW Programmable Engine阵列可独立与处理器系统(PS)，以及可程序逻辑(PL)通讯。HW/SW Programmable Engine的砖墙式(tiled)阵列是由多个粗粒度、可经软件编程的VLIW矢量处理器结合而成。每块砖墙的VLIW矢量处理器都与本地存储器，以及一个资料移动程序耦合。

阵列中的处理器砖墙互连，有三种型式。其中两种是用于邻近砖墙，距离较短的点对点连结。这类互连技术常见于FPGA阵列中的LUT对LUT短程通讯，以及DSP slice间的串联界面。另一种距离较长的通讯，则是使用了200Gb/s、非阻断式、决定性的网络芯片(NOC)。

透过NOC与平行本地互连技术，HW/SW Programmable Engine阵列的处理器砖墙便能组合成多种不同类型的处理器阵列配置。未来或许将出现先进的自动化技术，能够透过最佳化的配置，达成更理想的性能与功率目标。

透过Everest的芯片上PL，HW/SW Programmable Engine的能力还可获得进一步延伸。HW/SW Programmable Engine与PL间的互连频宽，达到了Tb/s的等级。矢量处理器可利用PL的RAM阵列取得更多芯片上SRAM资源。此外，用户也可利用PL部署硬件加速器，提升特殊化运算的表现。

与赛灵思16纳米Ultrascale+架构相比，Everest的HW/SW Programmable Engine的机器学习推论处理速度提升了20倍，而5G无线讯号处理速度也提升了4倍。